Bài giảng Kỹ thuật logic khả trình PLC: Phần 2

➤ Gửi thông báo lỗi ⚠️ Báo cáo tài liệu vi phạm

Loại tài liệu: PDF

Số trang: 75 Trang

Tài liệu: ✅ ĐÃ ĐƯỢC PHÊ DUYỆT

TẢI VỀ

Nội dung chi tiết: Bài giảng Kỹ thuật logic khả trình PLC: Phần 2

Bài giảng Kỹ thuật logic khả trình PLC: Phần 2

Bài giáng:KỸ THUẬT LOGIC KHẢ TRÌNH PLCNgười biên soạn: Ths. Vũ Anh Đào1CHƯƠNG 3. BỌ ĐỊNH THỜI VÀ Bộ ĐÉM3.1. Bộ định thòi3. ỉ. ỉ. Cấu tạoBộ dinh thời (

Bài giảng Kỹ thuật logic khả trình PLC: Phần 2 (Timer) là bộ tạo thời gian trẻ T mong muốn giừa tin hiệu logic đầu vào U(t) và đẩu ra Y(t).U(t)TunerY(t)T - bitPVHình 3.1. TimerS7-300 có năm kiểu kh

ác nhau, chúng bẳt đầu tạo thời gian trẻ tin hiệu kể lừ thời điềm có sườn lèn cua tín hiệu kích đầu vào, tức là khi cô tín hiệu đầu vào Ư(t) chuyển tr Bài giảng Kỹ thuật logic khả trình PLC: Phần 2

ạng thái từ logic "0" lên logic" 1". được gọi là thời điềm Timer được kích.Thời gian trề T mong muốn được khai báo với Timer bằng giá trị 16 bits, bao

Bài giảng Kỹ thuật logic khả trình PLC: Phần 2

gồm hai thành phần:-Độ phân giãi (đơn vị là ms): Timer của S7-300 có bốn độ phân giãi khác nhau là 10ms, 100ms, Isvà 10s.-Số nguyên BCD (trong khoảng

Bài giảng Kỹ thuật logic khả trình PLC: Phần 2 )Tùy theo ngôn ngữ lập trinh mà cô thể khai báo thời gian trề theo hai cách sau:-Cách 1: s5T#5s: Cách khai báo này dũng dược cho các loại ngôn ngữ lập

trinh Step 7-Cách 2: L#W#16#135O. cách khai báo này chi dùng được cho ngón ngừ STLE)ế xác định được dộ phân giái trong cách khai báo thứ nhất ta có t Bài giảng Kỹ thuật logic khả trình PLC: Phần 2

hề tinh như sau:Áp dụng công thức tính: T = Độ phân giãi X PV; trong đó PV là số nguyên lớn nhất có thê nằm trong khoáng 0 -ỉ- 999. Như vậy, nếu khai

Bài giảng Kỹ thuật logic khả trình PLC: Phần 2

báo S5T#5S thi có thế tính như sau: 5s=10ms X 500, vậy độ phân giãi là 10ms. Với cách khai báo nãy ta không thế thay đối được độ phân giái vì phần mềm

Bài giảng Kỹ thuật logic khả trình PLC: Phần 2 ó ihề khai báo nhir sau:W#16#1O5O hoặc W#16#2OO5. Trong đó. chữ so 1 hoặc 2 là độ phân giai được quy dinh theo báng 3.1, côn ba chù số dứng sau là giá

trị dặt. Như vậy, trong vi dụ trên với cùng mộl giá trị thời gian ire 5s la có thề đặl được độ phân giai là 100ms hoác Is.Ngay lại thời điểm kích rim Bài giảng Kỹ thuật logic khả trình PLC: Phần 2

er, giá trị l’V được chuyển vào thanh ghi 16 bits cưa Timer T-Word (gọi là thanh ghi CV- Currcn value- giá trị tire thời). Timer sè ghi nhớ khoảng thờ

Bài giảng Kỹ thuật logic khả trình PLC: Phần 2

i gian trôi qua kê từ khi kích bằng cách giám dần nội dung thanh ghi cv. Neu nội dung ihanli ghi cv irư về bang 0 ihì rimer đà đạl dược ihời gian mong

Bài giảng Kỹ thuật logic khả trình PLC: Phần 2 u ra Y(l) như the nào còn phụ thuộc vào loại Timer dược sứ dụng.15 14 13 12 11 10 9876543210Không sử dụngGiá trị PV dưới dạng mã BCD 0 < PV < 9990010m

s01100ms101S1110s Bài giảng Kỹ thuật logic khả trình PLC: Phần 2